Міністерство Освіти і Науки Національний Університет «Львівська політехніка» кафедра ЕОМ Звіт про виконання лабораторної роботи №9 з предмету «Моделювання комп’ютерних систем» на тему : «Синтез та моделювання спеціалізованого пристрою»  Мета роботи: Навчитися створювати завершені VHDL-проекти, використовувати тестові стенди для симуляції та верифікації їх роботи за допомогою пакету Active-HDL і проектувати завершені пристрої на базі ПЛІС фірми Xilinx, використовуючи пакет WebPACK ISE для синтезу готового VHDL-проекту. Вміст файлів згенерованого тестового стенду. Demux.vhd library IEEE; use IEEE.STD_LOGIC_1164.all; entity DemuxInt is port( CLK : in STD_LOGIC; Seg : in STD_LOGIC_VECTOR(31 downto 0); Y7 : out STD_LOGIC_VECTOR(3 downto 0); Y6 : out STD_LOGIC_VECTOR(3 downto 0); Y5 : out STD_LOGIC_VECTOR(3 downto 0); Y4 : out STD_LOGIC_VECTOR(3 downto 0); Y3 : out STD_LOGIC_VECTOR(3 downto 0); Y2 : out STD_LOGIC_VECTOR(3 downto 0); Y1 : out STD_LOGIC_VECTOR(3 downto 0); Y0 : out STD_LOGIC_VECTOR(3 downto 0) ); end DemuxInt; architecture DemuxArch of DemuxInt is begin process (Seg) begin Y0 <= Seg(3 downto 0); Y1 <= Seg(7 downto 4); Y2 <= Seg(11 downto 8); Y3 <= Seg(15 downto 12); Y4 <= Seg(19 downto 16); Y5 <= Seg(23 downto 20); Y6 <= Seg(27 downto 24); Y7 <= Seg(31 downto 28); end process ; end DemuxArch; Register.vhd library IEEE; use IEEE.STD_LOGIC_1164.all; entity ParalRg is port( CLK : in STD_LOGIC; WE : in STD_LOGIC; RE : in STD_LOGIC; Data_In : in STD_LOGIC_Vector (31 downto 0) :="01101000001101000101011100100010"; --Data_In : in STD_LOGIC_Vector (7 downto 0) :="00000000"; Data_Out : out STD_LOGIC_VECTOR(31 downto 0) ); end ParalRg; --}} End of automatically maintained section architecture ParalRGAch of ParalRg is signal temp : std_logic_vector (31 downto 0) ; -- Використовується для зберігання всередині регістра begin Proc : process (CLK) begin if RE = '0' and WE = '1' then temp<=Data_In ; elsif RE = '1' and WE = '0' then Data_Out <= temp; else Data_Out <= "ZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZ"; end if; end process Proc; end ParalRGAch; decod.vhd library IEEE; use IEEE.STD_LOGIC_1164.all; use IEEE.STD_LOGIC_UNSIGNED.all; entity DecoderInt is port( X : in STD_LOGIC_VECTOR(3 downto 0); Y : out STD_LOGIC_VECTOR(6 downto 0) ); end DecoderInt; --}} End of automatically maintained section architecture DecoderArch of DecoderInt is begin process (X) begin case(x) is when x"0" => Y <= "1111111"; when x"1" => Y <= "0100100"; when x"2" => Y <= "1101011"; when x"3" => Y <= "1101101"; when x"4" => Y <= "0111100"; when x"5" => Y <= "1011101"; when x"6" => Y <= "1011111"; when x"7" => Y <= "1100100"; when x"8" => Y <= "1111111"; when x"9" => Y <= "1111101"; when others => Y <="0000000"; end case; end process; end DecoderArch; El.vhd ------------------------------------------------------------------------------- -- -- Title : diagr -- Design : lab8 -- Author : Stas -- Company : polytex -- ------------------------------------------------------------------------------- -- -- File : C:\Documents and Settings\Admin\Рабочий стол\lab8\lab8\compile\El.vhd -- Generated : Fri Nov 11 23:15:01 2011 -- From : C:\Documents and Settings\Admin\Рабочий стол\lab8\lab8\src\El.bde -- By : Bde2Vhdl ver. 2.6 -- ------------------------------------------------------------------------------- -- -- Description : -- ------------------------------------------------------------------------------- -- Design unit header -- library IEEE; use IEEE.std_logic_1164.all; -- active library clause entity diagr is port( CLK : in STD_LOGIC; RE : in STD_LOGIC; WE : in STD_LOGIC; X : in STD_LOGIC_VECTOR(31 downto 0) := "000000000000000000000...